单周期路径的建立时间和保持时间的检查 · 芯动力——硬件加速设计方法

![](https://img.kancloud.cn/e6/5c/e65ccdcb7a67d0d0ad1031410881da37_1006x634.png) `T(launch)`和`T(capture)`的差值很小。 `T(cycle)`在设计电路的时候已经定义好了。 `T(ck2q)`D触发器的时钟端口到Q端的延时，和D触发器的的建立时间 `T(setup)`是确定的，对于固定的工艺库来说，唯一可变的是组合逻辑的延时 max说明的建立时间的检查 min是保持时间的检查 ![](https://img.kancloud.cn/06/55/06553d4bc15780b5bd9b7a83034f8661_1126x522.png) ![](https://img.kancloud.cn/3b/a1/3ba1ac4779655482e6224d323d41c6d6_1088x540.png) ![](https://img.kancloud.cn/1e/c9/1ec9a075107695587d3276ae8c82f578_1006x642.png) 从内核端口到触发器的延迟叫时钟网络延时。时钟从其原点传播到正在分析的设计的时钟定义点所需的时间为clock_lantency. ![](https://img.kancloud.cn/71/b4/71b422b4e4eb7ada275be30480e51b45_1082x640.png) ![](https://img.kancloud.cn/f7/1e/f71e558878ba34096788f7f461469797_805x534.png) **保持时间，他的发射时钟边沿和捕获时钟边沿都是同一个边沿** ![](https://img.kancloud.cn/75/68/7568e75afa3b65b549146787b37b3d59_371x495.png) ![](https://img.kancloud.cn/f9/9f/f99fd2efef1f42c918867e3c0f2c1de7_773x641.png) ![](https://img.kancloud.cn/60/b4/60b477c906bd5e0f7e146acb88d034d7_1001x426.png)