模块是verilog最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。 1、模块在语言形式上是以关键词**module**开始，以关键词**endmodule**结束的一段程序。 2、模块的实际意义是代表**硬件电路上的逻辑实体**。 3、每个模块都实现特定的功能。 4、模块的描述方式有**行为建模**和**结构建模**之分。 5、模块之间是**并行**运行的。 6、模块是分层的，高层模块通过调用、连接低层模块的**实例**来实现复杂的功能。 7、各模块连接完成整个系统需要一个**顶层模块**（top-module）。 **模块的结构** module （）； endmodule 其中： 是模块唯一的标识符； 是输入、输出和双向端口的列表，这些端口用来与其他模块进行连接。 是一段程序，用来指定数据对象为寄存器型、存储器型、线型以及过程块，诸如函数块和任务块； 也是一段程序，将上面和组合起来，是说明这个模块要做什么的语句； endmodule之后没有分号。