* lint (在RTL阶段对代码的语法，可综合性，结构进行深入分析，并且对代码的错误提供完整、可调试的修改方案） * SDC(帮助设计人员在设计的整个流程中生成，验证和管理他们的约束文件） * CDC（提供了多时钟域的解决方案，能自动识别各种同步手段（包括handshake，FIFO），能采用Formal引擎验证同步方法在功能上的正确性 * DFT（提供了能够预测ATPG的测试覆盖率分析的能力，基于这个选项，用户可以很容易地预计所作设计的可测试性并利用工具提供的指导来提高设计的可测试性） * Power（能够让用户能够快速分析出设计中的功耗效率问题，从而在还没有达到后端工序的情况下快速地进行功耗的优化，用户甚至可以在不进行逻辑综合和物理实现的情况下对功耗进行量化的计算） **spyglass优势**： * spyglass的检查验证处于设计的前端RTL阶段，相比较于后端的时序分析和网表验证，spyglass能更早发现问题并修正 * 能够让用户快速分析出设计中的功耗效率问题，从而在还没有达到后端工序的情况下快速地进行功耗的优化，甚至可以在不进行逻辑综合和物理实现的情况下对功耗进行量化的计算 **spyglass CDC的特点** * CDC检查可以发现仿真、FPGA测试中很难发现的潜在的跨时域处理问题 * 可以检查出复位、时钟是否使用正确，对跨时钟设计进行检查