## 一、 Linux版本 ` `linux下的硬件仿真工具VCS, NC, Questasim都是商业软件，如果想自己在自己机器上跑点小例子，那么通常人就需要去破解这些商业软件。这些年版权的意识越来越强，破解真不是一个好方法。不如使用一些开源的仿真器，来跑自己的小例子。本文要讲的iverilog是目前开源仿真器的不二选择。 ## 安装 ` `首先安装好git， 如果没有就是官方网站直接下载压缩包后，再解压缩。 ``` git clone https://github.com/steveicarus/iverilog.git cd iverilog sh autoconf.sh ./configure && make && make install ``` ` `但一般不会这么顺利的。 有心人会发现在iverilog目前下没有configure文件，所以不知道怎么办，其实只要去官方网站上看一下就明白它是用autoconf.sh来生成configure文件的。 但我一开始执行会报错，原因是少了gperf 可以从下面[链接](https://ftp.gnu.org/gnu/gperf/gperf-3.1.tar.gz)下载源码 然后解压缩， 执行`./configure && make && make install`就可以了当然如果还有错要去装一下autoconf。 ### 使用 ` `总体来讲，iverilog和其实simulator没大区别，就是先编译，然后运行。 选项大约有 | 选项 | 说明 | | --- | --- | | \-D macro\[=def \] | 定义宏 | | \-I incdir | 等同于-incdir | | \-o filename | 指定输出的可执行文件名 | | \-s topmodule | 等同于-top | | \-y libdir | 等同于-y | ` `比如`iverilog -s top -o cnt top.v cnt.v vpp cnt` ### 波形 ` `可以使用下面代码 ``` initial begin $dumpfile("test.vcd"); $dumpvars(0,top); end ``` ` `来dump波形， 然后用gtkwave来查看 gtkwave是开源的查看波形的软件，需要单独安装。 ` `iverilog主要是一个仿真器，它的不足在于没有调试器，一般商业调试器如NC集成的simvision, VCS集成的DVE, 或者单独的软件verdi。不过只进行学习， iverilog也足够了。复杂的场景还是在公司里跑的吧。 ## 二、网页版 ` `网址为[iverilog网页版](https://hdlbits.01xz.net/wiki/Iverilog)。 ` `网页版非常适合验证。使用方便，强烈推荐。  ## 三、linux上的自用仿真脚本 为了方便使用iverilog进行仿真，写了一个在linux上使用的脚本，脚本可以提供`testbech`模板，可以自动编译和仿真项目，并自动打开gtkwave，以查看波形。</br> 脚本代码如下： ```bash #!/bin/bash #UFUNCTION=iverilog个人仿真脚本 #by yunahp 2020/6/4 ####################### iverilog仿真脚本 ####################### dir=$(pwd) if [ "$1" = "-help" ] || [ "$1" = "-h" ];then #帮助 echo "Usage : mvsim [option]" echo " mvsim 仿真波形显示一条龙服务" echo " mvsim -init 生成iverilog testbech模板" echo " mvsim -help 帮助" echo " mvsim -r 刷新仿真波形文件" echo " mvsim -m module 创建module.v文件" echo " mvsim -sm module 创建module.sv文件" echo exit 0 fi if [ "$1" = "-init" ] || [ "$1" = "-i" ];then #生成iverilog testbech模板 if [ ! -f run ];then echo "#!/bin/bash" > run echo "mvsim \$*" >> run chmod +x run echo "info:已生成run脚本" fi if [ -f tb.v ];then echo "fail:初始化失败，已存在tb.v文件！" exit 0 fi cat <<EOF >tb.v \`timescale 1ns / 1ps module tb ; reg clk,rst; //生成始时钟 parameter NCLK = 4; initial begin clk=0; forever clk=#(NCLK/2) ~clk; end /****************** BEGIN ADD module inst ******************/ //Modulenamme top (rst,clk); /****************** BEGIN END module inst ******************/ initial begin \$dumpfile("wave.lxt2"); \$dumpvars(0, tb); //dumpvars(深度, 实例化模块1，实例化模块2，.....) end initial begin rst = 1; #(NCLK) rst=0; #(NCLK) rst=1; //复位信号 repeat(100) @(posedge clk)begin end \$display("运行结束！"); \$dumpflush; \$finish; \$stop; end endmodule EOF echo "info:已生成tb.v文件！" exit 0 fi # verilog模板 if [ "$1" = "-m" ];then #添加module if [ "x$2" = "x" ];then echo "error:输入的命令有误，请查看帮助！" else file="$2.v" if [ -f $file ];then echo "error:$file已存在！" exit 1 fi dat=$(date +%Y/%m/%d) echo "// ********************************************************************">$file echo "// File name : $file">>$file echo "// Module name : $2">>$file echo "// Author : hpy">>$file echo "// Description : ">>$file echo "// Date : $dat">>$file echo "// --------------------------------------------------------------------">>$file echo "module $2(" >> $file echo " input clk,">>$file echo " input rst_n">>$file echo ");">>$file echo "">>$file echo "always@(posedge clk or negedge rst_n)">>$file echo "begin">>$file echo " if(!rst_n)begin">>$file echo "">>$file echo " end">>$file echo " else begin">>$file echo "">>$file echo " end">>$file echo "end">>$file echo -e "\nendmodule\n">>$file echo "info:$file生成成功！" fi exit 0 fi # system verilog模板 if [ "$1" = "-sm" ];then #添加module if [ "x$2" = "x" ];then echo "error:输入的命令有误，请查看帮助！" else file="$2.sv" if [ -f $file ];then echo "error:$file已存在！" exit 1 fi dat=$(date +%Y/%m/%d) echo "// ********************************************************************">$file echo "// File name : $file">>$file echo "// Module name : $2">>$file echo "// Author : hpy">>$file echo "// Description : ">>$file echo "// Date : $dat">>$file echo "// --------------------------------------------------------------------">>$file echo "//type=sv" >> $file echo "//title=demo" >> $file echo "module $2(" >> $file echo ");">>$file echo "">>$file echo "initial begin" >> $file echo "" >> $file echo "end" >> $file echo "" >> $file echo "endmodule" >> $file echo "info:$file生成成功！" fi exit 0 fi if [ $# -gt 0 ];then if [ "$1" = "-r" ];then echo "开始仿真！" else echo "命令有误，输入mvsim -help 显示帮助！" exit 1 fi fi if [ ! -d sim ];then mkdir sim fi echo "MVSIM info:当前仿真的工程路径为$dir" rm -rf ./sim/* #清空sim文件夹下的内容 ctags -R src=$(find -name "*.v") iverilog -o sim/wave $src #综合verilog代码 cd sim echo echo "<<<<<<<<<< S I M R E P O R T >>>>>>>>>>" vvp -n wave -lxt2 #仿真 echo "<<<<<<<<<<<<<<<<< E N D >>>>>>>>>>>>>>>>" cd .. if [ "$1" = "-r" ];then #刷新仿真数据 echo "info:刷新仿真数据，如若刷新成功请自行打开gtkwave查看波形或者刷新已经打开的本工程gtkwave！" exit 0 fi gtkwave sim/wave.lxt2 &> /dev/null & #显示波形 exit 0 ``` </br> 我将上述脚本命名为`mvsim`，并将这个脚本的路径添加到环境变量中，我的选择是直接将该脚本放到`～/bin`目录下，一般linux在启动时，如果用户目录`～/bin`存在，将会自动添加到环境变量，因此直接将这个文件放到bin下就可以直接使用了。 ---- 下面是使用该脚本新建一个工程，并自动添加testbech文件，并仿真的一个演示：  </br> 脚本使用`mvsim -i`进行初始化，会生成testbech仿真文件，工程中不加其他模块，初始化后可以直接进行仿真，使用`mvsim`编译工程，并打开波形查看。可以使用帮助参数显示帮助： ``` yhp@yhp-PC ~/Desktop> mvsim -h Usage : mvsim [option] mvsim 仿真波形显示一条龙服务 mvsim -init 生成iverilog testbech模板 mvsim -help 帮助 mvsim -r 刷新仿真波形文件 mvsim -m module 创建module.v文件 mvsim -sm module 创建module.sv文件 ```