` `DHT11数字温[湿度传感器](http://www.hqchip.com/app/42)是一款含有已校准数字信号输出的温湿度复合[传感器](http://www.hqchip.com/app/835)。它应用专用的数字模块采集技术和温湿度传感技术，确保产品具有极高的可靠性与卓越的长期稳定性。传感器包括一个[电阻](http://www.hqchip.com/app/dianzudianrongdiangan)式感湿元件和一个NTC测温元件，并与一个高性能8位[单片机](http://www.elecfans.com/tags/%E5%8D%95%E7%89%87%E6%9C%BA/)相连接。因此该产品具有品质卓越、超快响应、抗干扰能力强、性价比极高等优点。每个DHT11传感器都在极为精确的湿度校验室中进行校准。校准系数以程序的形式储存在OTP内存中，传感器内部在检测信号的处理过程中要调用这些校准系数。单线制串行[接口](http://www.hqchip.com/app/1039)，使系统集成变得简易快捷。超小的体积、极低的功耗，信号传输距离可达20米以上，使其成为各类应用甚至最为苛刻的应用场合的最佳选则。产品为4针单排引脚封装。连接方便，特殊封装形式可根据用户需求而提供。
` `DHT11的供电电压为 3－5.5V。传感器上电后，要等待 1s 以越过不稳定状态在此
期间无需发送任何指令。电源引脚（VDD，GND）之间可增加一个100nF 的电容，用以去
耦滤波。
` `DATA 用于微处理器与 DHT11之间的通讯和同步,采用单总线数据格式,一次
通讯时间4ms左右,数据分小数部分和整数部分,具体格式在下面说明,当前小数
` `部分用于以后扩展,现读出为零.操作流程如下:
一次完整的数据传输为40bit,高位先出。
数据格式:8bit湿度整数数据+8bit湿度小数数据
+8bi温度整数数据+8bit温度小数数据
+8bit校验和
## verilog驱动
```
module DHT11(
input wire clk , //1MHz时钟
input wire start ,//上升沿触发采集
input wire rst_n ,
inout dat_io ,
output reg [39:0] data ,
output error ,//数据度错误时为1
output done//完成一次转换后数据更新
);
wire din;//读取的数据
reg read_flag;
reg dout;
reg[3:0] state;
localparam s1 = 0;
localparam s2 = 1;
localparam s3 = 2;
localparam s4 = 3;
localparam s5 = 4;
localparam s6 = 5;
localparam s7 = 6;
localparam s8 = 7;
localparam s9 = 8;
localparam s10 = 9;
assign dat_io = read_flag ? 1'bz : dout;
assign din = dat_io;
assign done = (state == s10)?1'b1:1'b0;
assign error = (data[7:0] == data[15:8] + data[23:16] + data[31:24] + data[39:32])?1'b0:1'b1;
reg [5:0]data_cnt;
reg start_f1,start_f2,start_rising;
always@(posedge clk)
begin
if(!rst_n)begin
start_f1 <=1'b0;
start_f2 <= 1'b0;
start_rising<= 1'b0;
end
else begin
start_f1 <= start;
start_f2 <= start_f1;
start_rising <= start_f1 & (~start_f2);
end
end
reg [39:0] data_buf;
reg [15:0]cnt ;
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)begin
read_flag <= 1'b1;
state <= s1;
dout <= 1'b1;
data_buf <= 40'd0;
cnt <= 16'd0;
data_cnt <= 6'd0;
data<=40'd0;
end
else begin
case(state)
s1:begin//当数据总线空闲时，收到数据采集时开启采集
if(start_rising && din==1'b1)begin
state <= s2;
read_flag <= 1'b0;//主机获取总线
dout <= 1'b0;//拉低
cnt <= 16'd0;
data_cnt <= 6'd0;
end
else begin
read_flag <= 1'b1;
dout<=1'b1;
cnt<=16'd0;
end
end
s2:begin//主机输出低电平延时19ms,结束后主机发出高电平
if(cnt >= 16'd19000)begin
state <= s3;
dout <= 1'b1;
cnt <= 16'd0;
end
else begin
cnt<= cnt + 1'b1;
end
end
s3:begin//主机延时20-40us,结束后释放数据总线,准备读取数据
if(cnt>=16'd20)begin
cnt<=16'd0;
read_flag <= 1'b1;
state <= s4;
end
else begin
cnt <= cnt + 1'b1;
end
end
s4:begin//等待从机响应
if(din == 1'b0)begin//从机响应
state<= s5;
cnt <= 16'd0;
end
else begin
cnt <= cnt + 1'b1;
if(cnt >= 16'd65500)begin//超时自恢复
state <= s1;
cnt<=16'd0;
read_flag <= 1'b1;
end
end
end
s5:begin//检查从机是否回应
if(din==1'b1)begin
state <= s6;
cnt<=16'd0;
data_cnt <= 6'd0;
end
else begin
cnt <= cnt + 1'b1;
if(cnt >= 16'd65500)begin//超时自恢复
state <= s1;
cnt<=16'd0;
read_flag <= 1'b1;
end
end
end
s6:begin//等待第一个数据的起始信号点
if(din == 1'b0)begin//数据bit开始接收
state <= s7;
cnt <= cnt + 1'b1;
end
else begin
cnt <= cnt + 1'b1;
if(cnt >= 16'd65500)begin//超时自恢复
state <= s1;
cnt<=16'd0;
read_flag <= 1'b1;
end
end
end
s7:begin//
if(din == 1'b1)begin//决定数据的高电平起始点
state <= s8;
cnt <= 16'd0;
end
else begin
cnt <= cnt + 1'b1;
if(cnt >= 16'd65500)begin//超时自恢复
state <= s1;
cnt<=16'd0;
read_flag <= 1'b1;
end
end
end
s8:begin//检测高电平的时间,并判断数据的 0 1
if(din == 1'b0)begin
data_cnt <= data_cnt + 1'b1;
state <= (data_cnt >= 6'd39)?s9:s7;//40bit数据接收完进入s9，否则进入s7继续接收下一bit
cnt<=16'd0;
if(cnt >= 16'd60)begin
data_buf<={data_buf[39:0],1'b1};
end
else begin
data_buf<={data_buf[39:0],1'b0};
end
end
else begin
cnt <= cnt + 1'b1;
if(cnt >= 16'd65500)begin//超时自恢复
state <= s1;
cnt<=16'd0;
read_flag <= 1'b1;
end
end
end
s9:begin//锁存数据，并等待从机释放总线
//data <= (data_buf[7:0] == (data_buf[15:8] + data_buf[23:16] + data_buf[31:24] + data_buf[39:32]))?data_buf : data;
data <= data_buf;
if(din == 1'b1)begin
state <= s10;
cnt<=16'd0;
end
else begin
cnt <= cnt + 1'b1;
if(cnt >= 16'd65500)begin//超时自恢复
state <= s1;
cnt<=16'd0;
read_flag <= 1'b1;
end
end
end
s10:begin//空一拍，产生完成一次读数据的信号
state <= s1;
cnt <= 16'd0;
end
default:begin
state <= s1;
cnt <= 16'd0;
end
endcase
end
end
endmodule
```
测试代码
```
module top2(
input wire clk,//50MHz时钟
//rst,//
output reg led, //用于指示
input wire rxd,
output wire txd,
inout dht_io
);
localparam DATA_NUM = 32;
//*********************************PROCESS**************************************
// 复位模块
//******************************************************************************
wire clk_1mhz;
//assign dht_io = (1'b1)?clk_1mhz:1'bz;
reg rst_n ;
reg [15:0]delay_cnt;
always@(posedge clk)
begin
if(delay_cnt>=16'd35530)begin
delay_cnt <= delay_cnt;
rst_n <= 1'b1;
end
else begin
rst_n <= 1'b0;
delay_cnt <= delay_cnt + 1'b1;
end
end
//指示灯
//assign txd = led;
reg [31:0]cnt;
reg start;
reg led_f1,led_f2,tx_flag;
always@(posedge clk)
begin
led_f1 <= led;
//tx_flag <= led &(~led_f1);
led_f2 <= led &(~led_f1);
if(cnt >= 32'd25000000 - 1)
begin
cnt <= 0;
led <=~led;
end
else begin
cnt <= cnt + 1'b1 ;
end
if(cnt>=32'd12500000 - 1)start <=1'b1;
else start <= 1'b0;
end
//--------------------------------------------
localparam s_s1=0;
localparam s_s2=1;
localparam s_s3=2;
localparam s_s4=3;
reg [DATA_NUM*8-1:0]my_data;//待发送的数据
reg [DATA_NUM*8-1:0]send_data_cache;
reg [7:0]my_data_num;//发送的数据量
reg [7:0]send_data;
reg to_uart_valid , to_uart_ready;
reg [2:0]send_st;
reg [7:0]data_cnt;
always@(posedge clk)
begin
if(!rst_n)begin
to_uart_ready <= 1'b0;
to_uart_valid <= 1'b0;
send_data <= 8'd0;
send_st<= s_s1;
data_cnt <= 8'd0;
end
else begin
case(send_st)
s_s1:begin//待机
if(tx_flag)begin
send_st <= s_s2;
to_uart_valid <= 1'b0;
to_uart_ready<= 1'b0;
data_cnt <= 8'd0;
send_data_cache <= my_data<<((DATA_NUM - my_data_num)<<3);
end
else begin
to_uart_valid <= 1'b0;
to_uart_ready<= 1'b0;
end
end
s_s2:begin
if(data_cnt <= my_data_num-1'b1)begin
to_uart_valid <= 1'b1;
to_uart_ready <= (data_cnt >= my_data_num-1)?1'b0:1'b1;
send_data <= send_data_cache[DATA_NUM*8-1:DATA_NUM*8 - 8];
send_data_cache<= send_data_cache << 8;
data_cnt <= data_cnt + 1'b1;
send_st <= (data_cnt >= my_data_num-1)?s_s3:s_s2;
end
end
s_s3:begin
to_uart_valid <= 1'b0;
//to_uart_ready <= 1'b1;
send_st <= s_s1;
data_cnt<=8'd0;
end
default :send_st <= s_s1;
endcase
end
end
//----------------------测试模块-------------------------
myclock mclk_u1(
.areset(!rst_n),
.inclk0(clk),
.c0(clk_1mhz),
.locked()
);
wire [39:0]dht_data;
/*
temp_dht11 u1(
.clk(clk_1mhz),
.nRST(~rst_n),
.Data(dht_io),
.data1(dht_data)
);*/
wire done;
DHT11 dht_inst1(
.clk(clk_1mhz) , //1MHz时钟
.start(start) ,//上升沿触发采集
.rst_n(rst_n) ,
.dat_io(dht_io) ,
.data(dht_data) ,
.done(done)
//.error ,//数据度错误时为1
//.done//完成一次转换后数据更新
);
reg done_f1,done_f2,done_rising;
always@(posedge clk)
begin
done_f1<=done;
done_f2<=done_f1;
done_rising <= done_f1 &(~done_f2);
end
//DHT11获取数据
localparam s1 = 0;
localparam s2 = 1;
localparam s3 = 2;
localparam s4 = 3;
localparam s5 = 4;
localparam s6 = 5;
reg[4:0]st;
reg [39:0]temp_data;
always@(posedge clk)
begin
if(rst_n == 1'b0)begin
my_data <= 128'd0;
my_data_num <= 8'd0;
tx_flag <= 1'b0;
st <= s1;
end
else begin
case(st)
s1:begin//待机等待
if(done_rising)begin
st<=s2;
temp_data <= dht_data;
end
else begin
st<=s1;
tx_flag<=1'b0;
end
end
s2:begin//数据校验
if(temp_data[7:0] == temp_data[15:8]+temp_data[23:16]+temp_data[31:24]+temp_data[39:32])begin
st<=s3;
end
else st<=s5;
end
s3:begin
my_data[47:32] <= temp_data[39:24];
my_data[31:16] <= temp_data[23:8];
my_data[15:0] <="\r\n";
my_data_num <= 8'd6;
tx_flag <= 1'b1;
st <= s4;
end
s4:begin
tx_flag<=1'b0;
st<=s1;
end
s5:begin//错误
my_data <="数据错误\r\n";
my_data_num <= 8'd10;
tx_flag <= 1'b1;
st<=s4;
end
default:st<=s1;
endcase
end
end
//-----------------------end测试模块---------------------
//获取数据
//always@(posedge clk)
//begin
// if(rst_n == 1'b0)begin
// my_data <= 128'd0;
// my_data_num <= 8'd0;
// tx_flag <= 1'b0;
// end
// else begin
// if(led_f2)begin
// tx_flag <= 1'b1;
// my_data_num <= 8'd12;
// my_data <= "我是袁洪平\r\n";
// end
// else tx_flag<=1'b0;
// end
//end
//串口模块实例化
IP_UART u0 (
//.rs232_0_from_uart_ready (<connected-to-rs232_0_from_uart_ready>), // rs232_0_avalon_data_receive_source.ready
//.rs232_0_from_uart_data (<connected-to-rs232_0_from_uart_data>), // .data
//.rs232_0_from_uart_error (<connected-to-rs232_0_from_uart_error>), // .error
//.rs232_0_from_uart_valid (<connected-to-rs232_0_from_uart_valid>), // .valid
.rs232_0_to_uart_data (send_data), // rs232_0_avalon_data_transmit_sink.data
.rs232_0_to_uart_error (), // .error
.rs232_0_to_uart_valid (to_uart_valid), // .valid
.rs232_0_to_uart_ready (to_uart_ready), // .ready
.rs232_0_UART_RXD (rxd), // rs232_0_external_interface.RXD
.rs232_0_UART_TXD (txd), // .TXD
.clk_clk (clk), // clk.clk
.reset_reset_n (rst_n) // reset.reset_n
);
endmodule
```
- 序
- 第1章 Linux下开发FPGA
- 1.1 Linux下安装diamond
- 1.2 使用轻量级linux仿真工具iverilog
- 1.3 使用linux shell来读写串口
- 1.4 嵌入式上的linux
- 设备数教程
- linux C 标准库文档
- linux 网络编程
- 开机启动流程
- 1.5 linux上实现与树莓派，FPGA等通信的串口脚本
- 第2章 Intel FPGA的使用
- 2.1 特别注意
- 2.2 高级应用开发流程
- 2.2.1 生成二进制bit流rbf
- 2.2.2 制作Preloader Image
- 2.2.2.1 生成BSP文件
- 2.2.2.2 编译preloader和uboot
- 2.2.2.3 更新SD的preloader和uboot
- 2.3 HPS使用
- 2.3.1 通过JTAG下载代码
- 2.3.2 HPS软件部分开发
- 2.3 quartus中IP核的使用
- 2.3.1 Intel中RS232串口IP的使用
- 2.4 一些问题的解决方法
- 2.4.1 关于引脚的复用的综合出错
- 第3章 关于C/C++的一些语法
- 3.1 C中数组作为形参不传长度
- 3.2 汇编中JUMP和CALL的区别
- 3.3 c++中map的使用
- 3.4 链表的一些应用
- 3.5 vector的使用
- 3.6 使用C实现一个简单的FIFO
- 3.6.1 循环队列
- 3.7 C语言不定长参数
- 3.8 AD采样计算同频信号的相位差
- 3.9 使用C实现栈
- 3.10 增量式PID
- 第4章 Xilinx的FPGA使用
- 4.1 Alinx使用中的一些问题及解决方法
- 4.1.1 在Genarate Bitstream时提示没有name.tcl
- 4.1.2 利用verilog求位宽
- 4.1.3 vivado中AXI写DDR说明
- 4.1.4 zynq中AXI GPIO中断问题
- 4.1.5 关于时序约束
- 4.1.6 zynq的PS端利用串口接收电脑的数据
- 4.1.7 SDK启动出错的解决方法
- 4.1.8 让工具综合是不优化某一模块的方法
- 4.1.9 固化程序(双核)
- 4.1.10 分配引脚时的问题
- 4.1.11 vivado仿真时相对文件路径的问题
- 4.2 GCC使用Attribute分配空间给变量
- 4.3 关于Zynq的DDR写入byte和word的方法
- 4.4 常用模块
- 4.4.1 I2S接收串转并
- 4.5 时钟约束
- 4.5.1 时钟约束
- 4.6 VIVADO使用
- 4.6.1 使用vivado进行仿真
- 4.7 关于PicoBlaze软核的使用
- 4.8 vivado一些IP的使用
- 4.8.1 float-point浮点单元的使用
- 4.10 zynq的双核中断
- 第5章 FPGA的那些好用的工具
- 5.1 iverilog
- 5.2 Arduino串口绘图器工具
- 5.3 LabVIEW
- 5.4 FPGA开发实用小工具
- 5.5 Linux下绘制时序图软件
- 5.6 verilog和VHDL相互转换工具
- 5.7 linux下搭建轻量易用的verilog仿真环境
- 5.8 VCS仿真verilog并查看波形
- 5.9 Verilog开源的综合工具-Yosys
- 5.10 sublim text3编辑器配置verilog编辑环境
- 5.11 在线工具
- 真值表 -> 逻辑表达式
- 5.12 Modelsim使用命令仿真
- 5.13 使用TCL实现的个人仿真脚本
- 5.14 在cygwin下使用命令行下载arduino代码到开发板
- 5.15 STM32开发
- 5.15.1 安装Atollic TrueSTUDIO for STM32
- 5.15.2 LED闪烁吧
- 5.15.3 模拟U盘
- 第6章 底层实现
- 6.1 硬件实现加法的流程
- 6.2 硬件实现乘法器
- 6.3 UART实现
- 6.3.1 通用串口发送模块
- 6.4 二进制数转BCD码
- 6.5 基本开源资源
- 6.5.1 深度资源
- 6.5.2 FreeCore资源集合
- 第7章 常用模块
- 7.1 温湿度传感器DHT11的verilog驱动
- 7.2 DAC7631驱动(verilog)
- 7.3 按键消抖
- 7.4 小脚丫数码管显示
- 7.5 verilog实现任意人数表决器
- 7.6 基本模块head.v
- 7.7 四相八拍步进电机驱动
- 7.8 单片机部分
- 7.8.1 I2C OLED驱动
- 第8章 verilog 扫盲区
- 8.1 时序电路中数据的读写
- 8.2 从RTL角度来看verilog中=和<=的区别
- 8.3 case和casez的区别
- 8.4 关于参数的传递与读取（paramter）
- 8.5 关于符号优先级
- 第9章 verilog中的一些语法使用
- 9.1 可综合的repeat
- 第10章 system verilog
- 10.1 简介
- 10.2 推荐demo学习网址
- 10.3 VCS在linux上环境的搭建
- 10.4 deepin15.11(linux)下搭建system verilog的vcs仿真环境
- 10.5 linux上使用vcs写的脚本仿真管理
- 10.6 system verilog基本语法
- 10.6.1 数据类型
- 10.6.2 枚举与字符串
- 第11章 tcl/tk的使用
- 11.1 使用Tcl/Tk
- 11.2 tcl基本语法教程
- 11.3 Tk的基本语法
- 11.3.1 建立按钮
- 11.3.2 复选框
- 11.3.3 单选框
- 11.3.4 标签
- 11.3.5 建立信息
- 11.3.6 建立输入框
- 11.3.7 旋转框
- 11.3.8 框架
- 11.3.9 标签框架
- 11.3.10 将窗口小部件分配到框架/标签框架
- 11.3.11 建立新的上层窗口
- 11.3.12 建立菜单
- 11.3.13 上层窗口建立菜单
- 11.3.14 建立滚动条
- 11.4 窗口管理器
- 11.5 一些学习的脚本
- 11.6 一些常用的操作语法实现
- 11.6.1 删除同一后缀的文件
- 11.7 在Lattice的Diamond中使用tcl
- 第12章 FPGA的重要知识
- 12.1 面积与速度的平衡与互换
- 12.2 硬件原则
- 12.3 系统原则
- 12.4 同步设计原则
- 12.5 乒乓操作
- 12.6 串并转换设计技巧
- 12.7 流水线操作设计思想
- 12.8 数据接口的同步方法
- 第13章 小项目
- 13.1 数字滤波器
- 13.2 FIFO
- 13.3 一个精简的CPU( mini-mcu )
- 13.3.1 基本功能实现
- 13.3.2 中断添加
- 13.3.3 使用中断实现流水灯(实际硬件验证)
- 13.3.4 综合一点的应用示例
- 13.4.5 使用flex开发汇编编译器
- 13.4.5 linux--Flex and Bison
- 13.4 有符号数转单精度浮点数
- 13.5 串口调试FPGA模板