` `SystemVerilog简称为SV语言，是一种相当新的语言，它建立在[Verilog](https://baike.baidu.com/item/Verilog)语言的基础上，是 IEEE 1364 Verilog-2001 标准的扩展增强，兼容Verilog 2001，将[硬件描述语言](https://baike.baidu.com/item/%E7%A1%AC%E4%BB%B6%E6%8F%8F%E8%BF%B0%E8%AF%AD%E8%A8%80/2437319)（HDL）与现代的高层级验证语言（HVL）结合了起来，并新近成为下一代硬件设计和验证的语言。 ` `SystemVerilog结合了来自 Verilog、[VHDL](https://baike.baidu.com/item/VHDL)、[C++](https://baike.baidu.com/item/C%2B%2B)的概念，还有验证平台语言和断言语言，也就是说，它将[硬件描述语言](https://baike.baidu.com/item/%E7%A1%AC%E4%BB%B6%E6%8F%8F%E8%BF%B0%E8%AF%AD%E8%A8%80/2437319)（HDL）与现代的高层级验证语言（HVL）结合了起来。使其对于进行当今高度复杂的[设计验证](https://baike.baidu.com/item/%E8%AE%BE%E8%AE%A1%E9%AA%8C%E8%AF%81)的验证工程师具有相当大的吸引力。 [1] ` `System Verilog是Verilog语言的拓展和延伸。Verilog适合系统级，算法级，寄存器级，逻辑级，门级，电路开关级设计而System Verilog更适合于可重用的可综合IP和可重用的验证用IP设计，以及特大型基于IP的系统级设计和验证。