## 概述
` `FPGA就好像一个平台,用简单的器件和复杂的逻辑构建起来的。这个平台大概由六部分组成,分别为基本可编程逻辑模块(CLB)、可编程输入/输出模块(IOB)、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。对于不同型号的芯片,其内部结构也会有些变化,但原理都也差不多,所以咱不必在意说的是何种芯片,下面就以鄙陋只见说芯片之精妙。
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1、可编程逻辑模块
逻辑块(Logic Block),Altera称之为逻辑阵列块(LAB),Xilinx称之为可配置逻辑课(CLB),我更喜欢CLB这个称呼,因为它说得够清楚,虽然我用的是Altera公司的芯片吧(\*^\_\_^\*) 。我们所说的Verilog编程,可以说就是对CLB的配置,它可以实现绝大多数的逻辑功能。
这是从书上拍下了的,这是CLB基础的逻辑单元(LC)Logic Cell,一个CLB包含4个LC。每个LC中包括4输入LUT、进位及控制逻辑和D触发器各一个。而每2个LC放在一个微片上,上图就是俩个微片。微片就是很小很小的一个模块,或可理解为像人体细胞一样吧。
其中LUT(Look-Up Table)即查找表,它的本质是一个16X1的SRAM,SRAM是英文Static RAM的缩写,即静态随机存储器。我们可以认为SRAM是这个东西。
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现在我想每个格子都放一样东西,并方便寻找给每个格子编号,则格子的编号就可以看做格子的地址,如果每个格子只能放一个苹果或是橘子,那么上图就可以理解为一个20X1的RAM,当然,这只是一种比喻。
我们通过Verilog语言可以写出逻辑电路,例如F=A&B&C&D,FPGA开发软件会自动计算逻辑电路的所有可能,并把结果放入SRAM,这一过程就是所谓的编程。就那F=A&B&C&D来说,ABCD的组合共有十六组,如下表
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` `当我们下载的时候,软件会自动把上述表格的值送给SRAM,我们ABCD取不同值时,TLU就根据地址进行找到数输出。也就是说,FPGA并不知道我们进行了F=A&B&C&D这一计算,它只是根据我们的输入进行寻址。把TLU与数据选择器配合使用,就可以实现组合逻辑功能,当与触发器结合就可以实现时序逻辑电路的基本功能。
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` `由M来控制AB哪个与D搭上线,就是M来选择AB输出哪一个,例如当M=0时A的值输出,当M=1时B的值输出,
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实现时序逻辑就是因为这个,D数据输入,FFY时钟信号输入,它来一拍,数据传输一个。EC时钟使能,Sd触发器控制,Rd复位控制。
下面就通过举例来说一下各种功能
(1)实现4变量的任意逻辑函数。
例如要实现F=A^B&C||D。那么就如上表格方式计算出所有的可能,将ABCD依次送给F1~F4,O端得到4变量逻辑函数的结果。该结果可以经过XMUX直接从X输出,也可以经DCMUX和D触发器由XQ输出。
(2)实现5变量的任意逻辑函数
5变量?!那一个LUT肯定是不够了。F=A^B&C||D&E肿么办???这时BX成了救世主,我们把ABCD这四个数据时同时送到送入F1~F4以及G1~G4的同时,将第五个数E送给BX。Why?Σ( ° △ °|||)︴因为五个数有32种可能,一个LUT只能存储16种,这样俩个就存储32种啦。而且,如果我们在G-LUT中放的是ABCD任意值,而E为1,在F-LUT中放的也是ABCD任意值,但E=0。这时候第五个变量的输入就起到选择这俩个LUT哪个输出!!!
(3)实现6变量任意逻辑函数
有了5变量的基础,实现六变量就好理解了,六变量逻辑函数需要俩个微片。因为由2^6=64嘛。我们假设要实现W=A^B&C||D&E&F。则可以让微片一号的G-LUT存放地址ABCD任意值E=0,F=1,F-LUT存放ABCD任意值E=1,F=1。E从BX输入。微片二号G-LUT存放地址ABCD任意值E=0,F=0,F-LUT存放ABCD任意值E=1,F=0。E从BX输入,F从BY输入。微片一号从F5输出值接到微片二号的F5IN即可完成。结果可经过YMUX从Y输出,可再经DYBMUX由触发器输出。
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` `一个微片可以实现2位二进制的加法运算就是11+11=110,10+01=11这些,加法器是非常重要的器件,日后详谈。在FPGA内部中,实现加法时,加数A0A1和被加数B0B1分别送入G2F2和G1F1,即G2=A1,G1=B1,F2=A0,F1=B0。实现F2⊕F1和G2⊕G1,由于加法涉及到了进位问题,故CLB专门设计了一个叫做进位链的东西以便实现进位操作。同时,通过编程使XMUX和YMUX选通异或门的输出。电路上下俩个是全加器。图中,与门、XCMUX、YCMUX、C-1MUX和CY构成进位逻辑电路。也称进位链,可以与其他微片串联实现更多的加法运算。当此微片为最低位时,通过编程使C-1MUX选通BX,且使BX=0。
- 序
- 第1章 Linux下开发FPGA
- 1.1 Linux下安装diamond
- 1.2 使用轻量级linux仿真工具iverilog
- 1.3 使用linux shell来读写串口
- 1.4 嵌入式上的linux
- 设备数教程
- linux C 标准库文档
- linux 网络编程
- 开机启动流程
- 1.5 linux上实现与树莓派,FPGA等通信的串口脚本
- 第2章 Intel FPGA的使用
- 2.1 特别注意
- 2.2 高级应用开发流程
- 2.2.1 生成二进制bit流rbf
- 2.2.2 制作Preloader Image
- 2.2.2.1 生成BSP文件
- 2.2.2.2 编译preloader和uboot
- 2.2.2.3 更新SD的preloader和uboot
- 2.3 HPS使用
- 2.3.1 通过JTAG下载代码
- 2.3.2 HPS软件部分开发
- 2.3 quartus中IP核的使用
- 2.3.1 Intel中RS232串口IP的使用
- 2.4 一些问题的解决方法
- 2.4.1 关于引脚的复用的综合出错
- 第3章 关于C/C++的一些语法
- 3.1 C中数组作为形参不传长度
- 3.2 汇编中JUMP和CALL的区别
- 3.3 c++中map的使用
- 3.4 链表的一些应用
- 3.5 vector的使用
- 3.6 使用C实现一个简单的FIFO
- 3.6.1 循环队列
- 3.7 C语言不定长参数
- 3.8 AD采样计算同频信号的相位差
- 3.9 使用C实现栈
- 3.10 增量式PID
- 第4章 Xilinx的FPGA使用
- 4.1 Alinx使用中的一些问题及解决方法
- 4.1.1 在Genarate Bitstream时提示没有name.tcl
- 4.1.2 利用verilog求位宽
- 4.1.3 vivado中AXI写DDR说明
- 4.1.4 zynq中AXI GPIO中断问题
- 4.1.5 关于时序约束
- 4.1.6 zynq的PS端利用串口接收电脑的数据
- 4.1.7 SDK启动出错的解决方法
- 4.1.8 让工具综合是不优化某一模块的方法
- 4.1.9 固化程序(双核)
- 4.1.10 分配引脚时的问题
- 4.1.11 vivado仿真时相对文件路径的问题
- 4.2 GCC使用Attribute分配空间给变量
- 4.3 关于Zynq的DDR写入byte和word的方法
- 4.4 常用模块
- 4.4.1 I2S接收串转并
- 4.5 时钟约束
- 4.5.1 时钟约束
- 4.6 VIVADO使用
- 4.6.1 使用vivado进行仿真
- 4.7 关于PicoBlaze软核的使用
- 4.8 vivado一些IP的使用
- 4.8.1 float-point浮点单元的使用
- 4.10 zynq的双核中断
- 第5章 FPGA的那些好用的工具
- 5.1 iverilog
- 5.2 Arduino串口绘图器工具
- 5.3 LabVIEW
- 5.4 FPGA开发实用小工具
- 5.5 Linux下绘制时序图软件
- 5.6 verilog和VHDL相互转换工具
- 5.7 linux下搭建轻量易用的verilog仿真环境
- 5.8 VCS仿真verilog并查看波形
- 5.9 Verilog开源的综合工具-Yosys
- 5.10 sublim text3编辑器配置verilog编辑环境
- 5.11 在线工具
- 真值表 -> 逻辑表达式
- 5.12 Modelsim使用命令仿真
- 5.13 使用TCL实现的个人仿真脚本
- 5.14 在cygwin下使用命令行下载arduino代码到开发板
- 5.15 STM32开发
- 5.15.1 安装Atollic TrueSTUDIO for STM32
- 5.15.2 LED闪烁吧
- 5.15.3 模拟U盘
- 第6章 底层实现
- 6.1 硬件实现加法的流程
- 6.2 硬件实现乘法器
- 6.3 UART实现
- 6.3.1 通用串口发送模块
- 6.4 二进制数转BCD码
- 6.5 基本开源资源
- 6.5.1 深度资源
- 6.5.2 FreeCore资源集合
- 第7章 常用模块
- 7.1 温湿度传感器DHT11的verilog驱动
- 7.2 DAC7631驱动(verilog)
- 7.3 按键消抖
- 7.4 小脚丫数码管显示
- 7.5 verilog实现任意人数表决器
- 7.6 基本模块head.v
- 7.7 四相八拍步进电机驱动
- 7.8 单片机部分
- 7.8.1 I2C OLED驱动
- 第8章 verilog 扫盲区
- 8.1 时序电路中数据的读写
- 8.2 从RTL角度来看verilog中=和<=的区别
- 8.3 case和casez的区别
- 8.4 关于参数的传递与读取(paramter)
- 8.5 关于符号优先级
- 第9章 verilog中的一些语法使用
- 9.1 可综合的repeat
- 第10章 system verilog
- 10.1 简介
- 10.2 推荐demo学习网址
- 10.3 VCS在linux上环境的搭建
- 10.4 deepin15.11(linux)下搭建system verilog的vcs仿真环境
- 10.5 linux上使用vcs写的脚本仿真管理
- 10.6 system verilog基本语法
- 10.6.1 数据类型
- 10.6.2 枚举与字符串
- 第11章 tcl/tk的使用
- 11.1 使用Tcl/Tk
- 11.2 tcl基本语法教程
- 11.3 Tk的基本语法
- 11.3.1 建立按钮
- 11.3.2 复选框
- 11.3.3 单选框
- 11.3.4 标签
- 11.3.5 建立信息
- 11.3.6 建立输入框
- 11.3.7 旋转框
- 11.3.8 框架
- 11.3.9 标签框架
- 11.3.10 将窗口小部件分配到框架/标签框架
- 11.3.11 建立新的上层窗口
- 11.3.12 建立菜单
- 11.3.13 上层窗口建立菜单
- 11.3.14 建立滚动条
- 11.4 窗口管理器
- 11.5 一些学习的脚本
- 11.6 一些常用的操作语法实现
- 11.6.1 删除同一后缀的文件
- 11.7 在Lattice的Diamond中使用tcl
- 第12章 FPGA的重要知识
- 12.1 面积与速度的平衡与互换
- 12.2 硬件原则
- 12.3 系统原则
- 12.4 同步设计原则
- 12.5 乒乓操作
- 12.6 串并转换设计技巧
- 12.7 流水线操作设计思想
- 12.8 数据接口的同步方法
- 第13章 小项目
- 13.1 数字滤波器
- 13.2 FIFO
- 13.3 一个精简的CPU( mini-mcu )
- 13.3.1 基本功能实现
- 13.3.2 中断添加
- 13.3.3 使用中断实现流水灯(实际硬件验证)
- 13.3.4 综合一点的应用示例
- 13.4.5 使用flex开发汇编编译器
- 13.4.5 linux--Flex and Bison
- 13.4 有符号数转单精度浮点数
- 13.5 串口调试FPGA模板